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  1. /****************************************************************************/
    2. 

  2. 

  3. /*
    4. 

  4.  *	m528xsim.h -- ColdFire 5280/5282 System Integration Module support.
    5. 

  5.  *
    6. 

  6.  *	(C) Copyright 2003, Greg Ungerer (gerg@snapgear.com)
    7. 

  7.  */
    8. 

  8. 

  9. /****************************************************************************/
    10. 

  10. #ifndef	m528xsim_h
    11. 

  11. #define	m528xsim_h
    12. 

  12. /****************************************************************************/
    13. 

  13. 

  14. 

  15. /*
    16. 

  16.  *	Define the 5280/5282 SIM register set addresses.
    17. 

  17.  */
    18. 

  18. #define	MCFICM_INTC0		0x0c00		/* Base for Interrupt Ctrl 0 */
    19. 

  19. #define	MCFICM_INTC1		0x0d00		/* Base for Interrupt Ctrl 0 */
    20. 

  20. #define	MCFINTC_IPRH		0x00		/* Interrupt pending 32-63 */
    21. 

  21. #define	MCFINTC_IPRL		0x04		/* Interrupt pending 1-31 */
    22. 

  22. #define	MCFINTC_IMRH		0x08		/* Interrupt mask 32-63 */
    23. 

  23. #define	MCFINTC_IMRL		0x0c		/* Interrupt mask 1-31 */
    24. 

  24. #define	MCFINTC_INTFRCH		0x10		/* Interrupt force 32-63 */
    25. 

  25. #define	MCFINTC_INTFRCL		0x14		/* Interrupt force 1-31 */
    26. 

  26. #define	MCFINTC_IRLR		0x18		/* */
    27. 

  27. #define	MCFINTC_IACKL		0x19		/* */
    28. 

  28. #define	MCFINTC_ICR0		0x40		/* Base ICR register */
    29. 

  29. 

  30. #define	MCFINT_VECBASE		64		/* Vector base number */
    31. 

  31. #define	MCFINT_UART0		13		/* Interrupt number for UART0 */
    32. 

  32. #define	MCFINT_QSPI		18		/* Interrupt number for QSPI */
    33. 

  33. #define	MCFINT_PIT1		55		/* Interrupt number for PIT1 */
    34. 

  34. 

  35. /*
    36. 

  36.  *	SDRAM configuration registers.
    37. 

  37.  */
    38. 

  38. #define	MCFSIM_DCR		0x44		/* SDRAM control */
    39. 

  39. #define	MCFSIM_DACR0		0x48		/* SDRAM base address 0 */
    40. 

  40. #define	MCFSIM_DMR0		0x4c		/* SDRAM address mask 0 */
    41. 

  41. #define	MCFSIM_DACR1		0x50		/* SDRAM base address 1 */
    42. 

  42. #define	MCFSIM_DMR1		0x54		/* SDRAM address mask 1 */
    43. 

  43. 

  44. /*
    45. 

  45.  * 	GPIO registers
    46. 

  46.  */
    47. 

  47. #define MCFGPIO_PORTA		(MCF_IPSBAR + 0x00100000)
    48. 

  48. #define MCFGPIO_PORTB		(MCF_IPSBAR + 0x00100001)
    49. 

  49. #define MCFGPIO_PORTC		(MCF_IPSBAR + 0x00100002)
    50. 

  50. #define MCFGPIO_PORTD		(MCF_IPSBAR + 0x00100003)
    51. 

  51. #define MCFGPIO_PORTE		(MCF_IPSBAR + 0x00100004)
    52. 

  52. #define MCFGPIO_PORTF		(MCF_IPSBAR + 0x00100005)
    53. 

  53. #define MCFGPIO_PORTG		(MCF_IPSBAR + 0x00100006)
    54. 

  54. #define MCFGPIO_PORTH		(MCF_IPSBAR + 0x00100007)
    55. 

  55. #define MCFGPIO_PORTJ		(MCF_IPSBAR + 0x00100008)
    56. 

  56. #define MCFGPIO_PORTDD		(MCF_IPSBAR + 0x00100009)
    57. 

  57. #define MCFGPIO_PORTEH		(MCF_IPSBAR + 0x0010000A)
    58. 

  58. #define MCFGPIO_PORTEL		(MCF_IPSBAR + 0x0010000B)
    59. 

  59. #define MCFGPIO_PORTAS		(MCF_IPSBAR + 0x0010000C)
    60. 

  60. #define MCFGPIO_PORTQS		(MCF_IPSBAR + 0x0010000D)
    61. 

  61. #define MCFGPIO_PORTSD		(MCF_IPSBAR + 0x0010000E)
    62. 

  62. #define MCFGPIO_PORTTC		(MCF_IPSBAR + 0x0010000F)
    63. 

  63. #define MCFGPIO_PORTTD		(MCF_IPSBAR + 0x00100010)
    64. 

  64. #define MCFGPIO_PORTUA		(MCF_IPSBAR + 0x00100011)
    65. 

  65. 

  66. #define MCFGPIO_DDRA		(MCF_IPSBAR + 0x00100014)
    67. 

  67. #define MCFGPIO_DDRB		(MCF_IPSBAR + 0x00100015)
    68. 

  68. #define MCFGPIO_DDRC		(MCF_IPSBAR + 0x00100016)
    69. 

  69. #define MCFGPIO_DDRD		(MCF_IPSBAR + 0x00100017)
    70. 

  70. #define MCFGPIO_DDRE		(MCF_IPSBAR + 0x00100018)
    71. 

  71. #define MCFGPIO_DDRF		(MCF_IPSBAR + 0x00100019)
    72. 

  72. #define MCFGPIO_DDRG		(MCF_IPSBAR + 0x0010001A)
    73. 

  73. #define MCFGPIO_DDRH		(MCF_IPSBAR + 0x0010001B)
    74. 

  74. #define MCFGPIO_DDRJ		(MCF_IPSBAR + 0x0010001C)
    75. 

  75. #define MCFGPIO_DDRDD		(MCF_IPSBAR + 0x0010001D)
    76. 

  76. #define MCFGPIO_DDREH		(MCF_IPSBAR + 0x0010001E)
    77. 

  77. #define MCFGPIO_DDREL		(MCF_IPSBAR + 0x0010001F)
    78. 

  78. #define MCFGPIO_DDRAS		(MCF_IPSBAR + 0x00100020)
    79. 

  79. #define MCFGPIO_DDRQS		(MCF_IPSBAR + 0x00100021)
    80. 

  80. #define MCFGPIO_DDRSD		(MCF_IPSBAR + 0x00100022)
    81. 

  81. #define MCFGPIO_DDRTC		(MCF_IPSBAR + 0x00100023)
    82. 

  82. #define MCFGPIO_DDRTD		(MCF_IPSBAR + 0x00100024)
    83. 

  83. #define MCFGPIO_DDRUA		(MCF_IPSBAR + 0x00100025)
    84. 

  84. 

  85. #define MCFGPIO_PORTAP		(MCF_IPSBAR + 0x00100028)
    86. 

  86. #define MCFGPIO_PORTBP		(MCF_IPSBAR + 0x00100029)
    87. 

  87. #define MCFGPIO_PORTCP		(MCF_IPSBAR + 0x0010002A)
    88. 

  88. #define MCFGPIO_PORTDP		(MCF_IPSBAR + 0x0010002B)
    89. 

  89. #define MCFGPIO_PORTEP		(MCF_IPSBAR + 0x0010002C)
    90. 

  90. #define MCFGPIO_PORTFP		(MCF_IPSBAR + 0x0010002D)
    91. 

  91. #define MCFGPIO_PORTGP		(MCF_IPSBAR + 0x0010002E)
    92. 

  92. #define MCFGPIO_PORTHP		(MCF_IPSBAR + 0x0010002F)
    93. 

  93. #define MCFGPIO_PORTJP		(MCF_IPSBAR + 0x00100030)
    94. 

  94. #define MCFGPIO_PORTDDP		(MCF_IPSBAR + 0x00100031)
    95. 

  95. #define MCFGPIO_PORTEHP		(MCF_IPSBAR + 0x00100032)
    96. 

  96. #define MCFGPIO_PORTELP		(MCF_IPSBAR + 0x00100033)
    97. 

  97. #define MCFGPIO_PORTASP		(MCF_IPSBAR + 0x00100034)
    98. 

  98. #define MCFGPIO_PORTQSP		(MCF_IPSBAR + 0x00100035)
    99. 

  99. #define MCFGPIO_PORTSDP		(MCF_IPSBAR + 0x00100036)
    100. 

  100. #define MCFGPIO_PORTTCP		(MCF_IPSBAR + 0x00100037)
    101. 

  101. #define MCFGPIO_PORTTDP		(MCF_IPSBAR + 0x00100038)
    102. 

  102. #define MCFGPIO_PORTUAP		(MCF_IPSBAR + 0x00100039)
    103. 

  103. 

  104. #define MCFGPIO_SETA		(MCF_IPSBAR + 0x00100028)
    105. 

  105. #define MCFGPIO_SETB		(MCF_IPSBAR + 0x00100029)
    106. 

  106. #define MCFGPIO_SETC		(MCF_IPSBAR + 0x0010002A)
    107. 

  107. #define MCFGPIO_SETD		(MCF_IPSBAR + 0x0010002B)
    108. 

  108. #define MCFGPIO_SETE		(MCF_IPSBAR + 0x0010002C)
    109. 

  109. #define MCFGPIO_SETF		(MCF_IPSBAR + 0x0010002D)
    110. 

  110. #define MCFGPIO_SETG		(MCF_IPSBAR + 0x0010002E)
    111. 

  111. #define MCFGPIO_SETH		(MCF_IPSBAR + 0x0010002F)
    112. 

  112. #define MCFGPIO_SETJ		(MCF_IPSBAR + 0x00100030)
    113. 

  113. #define MCFGPIO_SETDD		(MCF_IPSBAR + 0x00100031)
    114. 

  114. #define MCFGPIO_SETEH		(MCF_IPSBAR + 0x00100032)
    115. 

  115. #define MCFGPIO_SETEL		(MCF_IPSBAR + 0x00100033)
    116. 

  116. #define MCFGPIO_SETAS		(MCF_IPSBAR + 0x00100034)
    117. 

  117. #define MCFGPIO_SETQS		(MCF_IPSBAR + 0x00100035)
    118. 

  118. #define MCFGPIO_SETSD		(MCF_IPSBAR + 0x00100036)
    119. 

  119. #define MCFGPIO_SETTC		(MCF_IPSBAR + 0x00100037)
    120. 

  120. #define MCFGPIO_SETTD		(MCF_IPSBAR + 0x00100038)
    121. 

  121. #define MCFGPIO_SETUA		(MCF_IPSBAR + 0x00100039)
    122. 

  122. 

  123. #define MCFGPIO_CLRA		(MCF_IPSBAR + 0x0010003C)
    124. 

  124. #define MCFGPIO_CLRB		(MCF_IPSBAR + 0x0010003D)
    125. 

  125. #define MCFGPIO_CLRC		(MCF_IPSBAR + 0x0010003E)
    126. 

  126. #define MCFGPIO_CLRD		(MCF_IPSBAR + 0x0010003F)
    127. 

  127. #define MCFGPIO_CLRE		(MCF_IPSBAR + 0x00100040)
    128. 

  128. #define MCFGPIO_CLRF		(MCF_IPSBAR + 0x00100041)
    129. 

  129. #define MCFGPIO_CLRG		(MCF_IPSBAR + 0x00100042)
    130. 

  130. #define MCFGPIO_CLRH		(MCF_IPSBAR + 0x00100043)
    131. 

  131. #define MCFGPIO_CLRJ		(MCF_IPSBAR + 0x00100044)
    132. 

  132. #define MCFGPIO_CLRDD		(MCF_IPSBAR + 0x00100045)
    133. 

  133. #define MCFGPIO_CLREH		(MCF_IPSBAR + 0x00100046)
    134. 

  134. #define MCFGPIO_CLREL		(MCF_IPSBAR + 0x00100047)
    135. 

  135. #define MCFGPIO_CLRAS		(MCF_IPSBAR + 0x00100048)
    136. 

  136. #define MCFGPIO_CLRQS		(MCF_IPSBAR + 0x00100049)
    137. 

  137. #define MCFGPIO_CLRSD		(MCF_IPSBAR + 0x0010004A)
    138. 

  138. #define MCFGPIO_CLRTC		(MCF_IPSBAR + 0x0010004B)
    139. 

  139. #define MCFGPIO_CLRTD		(MCF_IPSBAR + 0x0010004C)
    140. 

  140. #define MCFGPIO_CLRUA		(MCF_IPSBAR + 0x0010004D)
    141. 

  141. 

  142. #define MCFGPIO_PBCDPAR		(MCF_IPSBAR + 0x00100050)
    143. 

  143. #define MCFGPIO_PFPAR		(MCF_IPSBAR + 0x00100051)
    144. 

  144. #define MCFGPIO_PEPAR		(MCF_IPSBAR + 0x00100052)
    145. 

  145. #define MCFGPIO_PJPAR		(MCF_IPSBAR + 0x00100054)
    146. 

  146. #define MCFGPIO_PSDPAR		(MCF_IPSBAR + 0x00100055)
    147. 

  147. #define MCFGPIO_PASPAR		(MCF_IPSBAR + 0x00100056)
    148. 

  148. #define MCFGPIO_PEHLPAR		(MCF_IPSBAR + 0x00100058)
    149. 

  149. #define MCFGPIO_PQSPAR		(MCF_IPSBAR + 0x00100059)
    150. 

  150. #define MCFGPIO_PTCPAR		(MCF_IPSBAR + 0x0010005A)
    151. 

  151. #define MCFGPIO_PTDPAR		(MCF_IPSBAR + 0x0010005B)
    152. 

  152. #define MCFGPIO_PUAPAR		(MCF_IPSBAR + 0x0010005C)
    153. 

  153. 

  154. /*
    155. 

  155.  * 	Edge Port registers
    156. 

  156.  */
    157. 

  157. #define MCFEPORT_EPPAR		(MCF_IPSBAR + 0x00130000)
    158. 

  158. #define MCFEPORT_EPDDR		(MCF_IPSBAR + 0x00130002)
    159. 

  159. #define MCFEPORT_EPIER		(MCF_IPSBAR + 0x00130003)
    160. 

  160. #define MCFEPORT_EPDR		(MCF_IPSBAR + 0x00130004)
    161. 

  161. #define MCFEPORT_EPPDR		(MCF_IPSBAR + 0x00130005)
    162. 

  162. #define MCFEPORT_EPFR		(MCF_IPSBAR + 0x00130006)
    163. 

  163. 

  164. /*
    165. 

  165.  * 	Queued ADC registers
    166. 

  166.  */
    167. 

  167. #define MCFQADC_PORTQA		(MCF_IPSBAR + 0x00190006)
    168. 

  168. #define MCFQADC_PORTQB		(MCF_IPSBAR + 0x00190007)
    169. 

  169. #define MCFQADC_DDRQA		(MCF_IPSBAR + 0x00190008)
    170. 

  170. #define MCFQADC_DDRQB		(MCF_IPSBAR + 0x00190009)
    171. 

  171. 

  172. /*
    173. 

  173.  * 	General Purpose Timers registers
    174. 

  174.  */
    175. 

  175. #define MCFGPTA_GPTPORT		(MCF_IPSBAR + 0x001A001D)
    176. 

  176. #define MCFGPTA_GPTDDR		(MCF_IPSBAR + 0x001A001E)
    177. 

  177. #define MCFGPTB_GPTPORT		(MCF_IPSBAR + 0x001B001D)
    178. 

  178. #define MCFGPTB_GPTDDR		(MCF_IPSBAR + 0x001B001E)
    179. 

  179. /*
    180. 

  180.  *
    181. 

  181.  * definitions for generic gpio support
    182. 

  182.  *
    183. 

  183.  */
    184. 

  184. #define MCFGPIO_PODR		MCFGPIO_PORTA	/* port output data */
    185. 

  185. #define MCFGPIO_PDDR		MCFGPIO_DDRA	/* port data direction */
    186. 

  186. #define MCFGPIO_PPDR		MCFGPIO_PORTAP	/* port pin data */
    187. 

  187. #define MCFGPIO_SETR		MCFGPIO_SETA	/* set output */
    188. 

  188. #define MCFGPIO_CLRR		MCFGPIO_CLRA	/* clr output */
    189. 

  189. 

  190. #define MCFGPIO_IRQ_MAX		8
    191. 

  191. #define MCFGPIO_IRQ_VECBASE	MCFINT_VECBASE
    192. 

  192. #define MCFGPIO_PIN_MAX		180
    193. 

  193. 

  194. 

  195. /*
    196. 

  196.  *	Derek Cheung - 6 Feb 2005
    197. 

  197.  *		add I2C and QSPI register definition using Freescale's MCF5282
    198. 

  198.  */
    199. 

  199. /* set Port AS pin for I2C or UART */
    200. 

  200. #define MCF5282_GPIO_PASPAR     (volatile u16 *) (MCF_IPSBAR + 0x00100056)
    201. 

  201. 

  202. /* Port UA Pin Assignment Register (8 Bit) */
    203. 

  203. #define MCF5282_GPIO_PUAPAR	0x10005C
    204. 

  204. 

  205. /* Interrupt Mask Register Register Low */ 
    206. 

  206. #define MCF5282_INTC0_IMRL      (volatile u32 *) (MCF_IPSBAR + 0x0C0C)
    207. 

  207. /* Interrupt Control Register 7 */
    208. 

  208. #define MCF5282_INTC0_ICR17     (volatile u8 *) (MCF_IPSBAR + 0x0C51)
    209. 

  209. 

  210. 

  211. /*
    212. 

  212.  *  Reset Control Unit (relative to IPSBAR).
    213. 

  213.  */
    214. 

  214. #define	MCF_RCR			0x110000
    215. 

  215. #define	MCF_RSR			0x110001
    216. 

  216. 

  217. #define	MCF_RCR_SWRESET		0x80		/* Software reset bit */
    218. 

  218. #define	MCF_RCR_FRCSTOUT	0x40		/* Force external reset */
    219. 

  219. 

  220. /*********************************************************************
    221. 

  221. *
    222. 

  222. * Inter-IC (I2C) Module
    223. 

  223. *
    224. 

  224. *********************************************************************/
    225. 

  225. /* Read/Write access macros for general use */
    226. 

  226. #define MCF5282_I2C_I2ADR       (volatile u8 *) (MCF_IPSBAR + 0x0300) // Address 
    227. 

  227. #define MCF5282_I2C_I2FDR       (volatile u8 *) (MCF_IPSBAR + 0x0304) // Freq Divider
    228. 

  228. #define MCF5282_I2C_I2CR        (volatile u8 *) (MCF_IPSBAR + 0x0308) // Control
    229. 

  229. #define MCF5282_I2C_I2SR        (volatile u8 *) (MCF_IPSBAR + 0x030C) // Status
    230. 

  230. #define MCF5282_I2C_I2DR        (volatile u8 *) (MCF_IPSBAR + 0x0310) // Data I/O
    231. 

  231. 

  232. /* Bit level definitions and macros */
    233. 

  233. #define MCF5282_I2C_I2ADR_ADDR(x)                       (((x)&0x7F)<<0x01)
    234. 

  234. 

  235. #define MCF5282_I2C_I2FDR_IC(x)                         (((x)&0x3F))
    236. 

  236. 

  237. #define MCF5282_I2C_I2CR_IEN    (0x80)	// I2C enable
    238. 

  238. #define MCF5282_I2C_I2CR_IIEN   (0x40)  // interrupt enable
    239. 

  239. #define MCF5282_I2C_I2CR_MSTA   (0x20)  // master/slave mode
    240. 

  240. #define MCF5282_I2C_I2CR_MTX    (0x10)  // transmit/receive mode
    241. 

  241. #define MCF5282_I2C_I2CR_TXAK   (0x08)  // transmit acknowledge enable
    242. 

  242. #define MCF5282_I2C_I2CR_RSTA   (0x04)  // repeat start
    243. 

  243. 

  244. #define MCF5282_I2C_I2SR_ICF    (0x80)  // data transfer bit
    245. 

  245. #define MCF5282_I2C_I2SR_IAAS   (0x40)  // I2C addressed as a slave
    246. 

  246. #define MCF5282_I2C_I2SR_IBB    (0x20)  // I2C bus busy
    247. 

  247. #define MCF5282_I2C_I2SR_IAL    (0x10)  // aribitration lost
    248. 

  248. #define MCF5282_I2C_I2SR_SRW    (0x04)  // slave read/write
    249. 

  249. #define MCF5282_I2C_I2SR_IIF    (0x02)  // I2C interrupt
    250. 

  250. #define MCF5282_I2C_I2SR_RXAK   (0x01)  // received acknowledge
    251. 

  251. 

  252. 

  253. #endif	/* m528xsim_h */
    254.